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設(shè)計：

Fabless:  是Fabrication（制造）和less（無、沒有）的組合，是指“沒有制造業(yè)務(wù)、只專注于設(shè)計”的集成電路設(shè)計的一種運作模式，也用來指代未擁有芯片制造工廠的IC設(shè)計公司

RTL (Register-Transfer Level): 是用于描述同步數(shù)字電路的硬件描述語言。

SDC（Synopsys Design Chip)  ：設(shè)計提供約束文件，綜合工具需要這個約束文件才能將RTL轉(zhuǎn)換成netlist。SDC主要描述內(nèi)容包括：芯片工作頻率，芯片IO時序，設(shè)計規(guī)則，特殊路徑，不用check的路徑等等。

Verification芯片功能驗證，主要指芯片驗證方法論，驗證RTL和reference model是不是一致。

Simulation仿真, 仿真通常是生成波形，一般來說，芯片的功能，verification ，芯片的功耗，可以simulation，比較直觀反映真實的場景。

IP （Intellectuall Property）知識產(chǎn)權(quán)：設(shè)計資產(chǎn)、已經(jīng)設(shè)計完成的功能電路模塊(內(nèi)核、單元)

DesignRule設(shè)計規(guī)范：由于半導(dǎo)體制程技術(shù)，系一門專業(yè)、精致又復(fù)雜的技術(shù)，容易受到不同制造設(shè)備制程方法(RECIPE)的影響，故在考慮各項產(chǎn)品如何從事制造技術(shù)完善、成功地制造出來時，須有一套規(guī)范來做有關(guān)技術(shù)上的規(guī)定，此即"DesignRule"，其系依照各種不同產(chǎn)品的需求、規(guī)格，制造設(shè)備及制程方法、制程能力，各項相關(guān)電性參數(shù)規(guī)格來制定。

測試

CP(Chip Probing)：直接對晶圓進(jìn)行測試，測試對象是針對整片wafer中的每一個Die，目的是確保整片wafer中的每一個Die都能基本滿足器件的特征或者設(shè)計規(guī)格書，通常包括電壓、電流、時序和功能的驗證。可以用來檢測fab廠制造的工藝水平。

FT(FinalTest)：是芯片出廠前的最后一道攔截。測試對象是針對封裝好的chip，CP測試之后會進(jìn)行封裝，封裝之后進(jìn)行FT測試。可以用來檢測封裝廠的工藝水平。

CP針對晶圓，如果壞的Die就不用再去做封裝了，省下封裝的費用和基板的費用。

CP測試完畢后，在封裝過程中還會引入芯片失效，所以還需要做FT來將失效的芯片去掉。

Yield 良率，芯片的良率這個和工藝比較相關(guān)，芯片有一定幾率失效，芯片越大，失效機率也越大。

IP（Intellectual Property）指在集成電路設(shè)計中，經(jīng)過驗證的、可重復(fù)使用且具備特定功能的集成電路的完整的功能模塊

IP按收費方式分類可分為License, Loyalty。

license 授權(quán)許可：允許使用這個IP，IP的授權(quán)。

Loyalty 版稅：在用戶使用這個IP后，需要按照每個芯片收錢。

IP這個是構(gòu)成芯片最核心的組成單元，例如USB，PCIE，CPU等等都是IP，整個芯片都是IP集成的，芯片能夠做的比較復(fù)雜，核心就是IP的復(fù)用。例如那些做成幾千萬門，幾億門的，都是IP復(fù)用才能可以的。

DUV (Deep Ultraviolet Rays)  極紫外線

EUV (Extreme Ultraviolet Rays ) 極紫外線