巨頭混戰(zhàn)制程爭(zhēng)霸賽，芯片真的越小越好嗎？

芯師爺|Core master|

2022-03-10 11:26:06 2

先是老牌芯片制造商IBM宣布研發(fā)出2nm芯片，緊接著臺(tái)積電宣布重大成果：發(fā)現(xiàn)二維材料結(jié)合半金屬鉍（Bi）能達(dá)到極低的電阻，接近量子極限，可以滿足1nm制程的需求。

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IBM的2納米晶圓

為何芯片巨頭們都在追求更小制程的芯片？芯片真的越小越好嗎？更小制程的芯片除了提升手機(jī)性能外，對(duì)于我們普通人來(lái)說(shuō)還有哪些應(yīng)用場(chǎng)景？

云岫資本合伙人兼首席技術(shù)官趙占祥認(rèn)為，巨頭追求更小工藝制程的原因有很多，“*，可大幅提高晶體管的密度；第二，會(huì)帶來(lái)性能的大幅提升——以CPU為例，一個(gè)工藝的演進(jìn)就是50%的性能進(jìn)步，Intel在制程上的落后在一段時(shí)間內(nèi)限制了他的性能提升；第三，可以帶來(lái)更低的功耗，這在移動(dòng)設(shè)備和數(shù)據(jù)中心中的需求更高，對(duì)數(shù)據(jù)中心而言，每TOPS/W的功耗優(yōu)化，可以帶來(lái)近百美金的用電、運(yùn)維成本降低。”

另外，需求驅(qū)動(dòng)。“目前主要驅(qū)動(dòng)力是在手機(jī)CPU、平板電腦CPU、個(gè)人電腦或服務(wù)器CPU、GPU芯片、各種AI芯片，還有FPGA芯片，包括一部分虛擬貨幣礦機(jī)芯片等，主要是追求更高的數(shù)據(jù)處理能力，或者說(shuō)是芯片更高集成度的應(yīng)用場(chǎng)景上。”中科創(chuàng)星董事總經(jīng)理盧小保認(rèn)為。

但芯片制程并不能無(wú)限小下去。

AMD*數(shù)字芯片設(shè)計(jì)工程師溫戈表示，目前的3nm已基本接近工藝極限。“在制程達(dá)到7nm以下之后，短溝道效應(yīng)和量子遂穿效應(yīng)會(huì)越來(lái)越明顯，這將對(duì)工藝帶來(lái)極大的挑戰(zhàn)。另外硅原子的直徑在0.117nm左右，1nm的溝道長(zhǎng)度也就不到9個(gè)原子的寬度，從物理層面來(lái)講，這是很難實(shí)現(xiàn)的。”

另外，“隨著柵極尺寸的縮小，柵極控制電流的能力下降，漏電加劇從而會(huì)導(dǎo)致芯片失效。”南京大學(xué)物理學(xué)博士喬通補(bǔ)充。

而更小制程的芯片，“未來(lái)AI和自動(dòng)駕駛等場(chǎng)景可能會(huì)受益。但在手機(jī)端，可以說(shuō)并未出現(xiàn)新的應(yīng)用場(chǎng)景，甚至當(dāng)前的處理器性能對(duì)手機(jī)來(lái)說(shuō)，已經(jīng)是過剩的”。溫戈認(rèn)為。

本文記錄業(yè)內(nèi)人士針對(duì)本話題的討論。以下是精華內(nèi)容摘錄：

0 1
追求更小制程，可以提升性能，降低功耗

@趙占祥云岫資本合伙人兼CTO

芯片制程一般意義上是柵極的最小線寬，而柵極的寬度決定了電流通過時(shí)的損耗，表現(xiàn)出來(lái)就是手機(jī)常見的發(fā)熱和功耗，寬度越窄，功耗越低。但是目前隨著先進(jìn)制程的發(fā)展，5nm、3nm已經(jīng)不再代表柵極的最小線寬，而是等效長(zhǎng)度。

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圖片源于網(wǎng)絡(luò)

巨頭追求更小工藝制程的原因有很多：*，可大幅提高晶體管的密度；第二，會(huì)帶來(lái)性能的大幅提升——以CPU為例，一個(gè)工藝的演進(jìn)就是50%的性能進(jìn)步，Intel在制程上的落后在一段時(shí)間內(nèi)限制了他的性能提升；第三，可以帶來(lái)更低的功耗，這在移動(dòng)設(shè)備和數(shù)據(jù)中心中的需求更高，對(duì)數(shù)據(jù)中心而言，每TOPS/W的功耗優(yōu)化，可以帶來(lái)近百美金的用電、運(yùn)維成本降低。

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圖片源于網(wǎng)絡(luò)

但是另一方面，隨著工藝制程不斷逼近物理極限，單從芯片自身成本來(lái)看，曾經(jīng)工藝制程進(jìn)步帶來(lái)的成本大幅度優(yōu)化已經(jīng)不顯著了，目前主要是材料和結(jié)構(gòu)、設(shè)備等需求導(dǎo)致了制造成本的飆升。

@盧小保中科創(chuàng)星董事總經(jīng)理

目前在持續(xù)推進(jìn)半導(dǎo)體先進(jìn)工藝的主要是一些國(guó)際巨頭，如TSMC、Intel、Samsung等。

半導(dǎo)體制造工藝的迭代主要是由摩爾定理驅(qū)動(dòng)發(fā)展的，即：集成電路上可以容納的晶體管數(shù)目在大約每經(jīng)過18個(gè)月便會(huì)增加一倍。摩爾定理的存在，意味著同樣的性能的芯片產(chǎn)品，每18個(gè)月價(jià)格就會(huì)下降50%，或者說(shuō)同樣價(jià)格的集成電路產(chǎn)品每18個(gè)月性能就會(huì)提升100%。

摩爾定理是由產(chǎn)業(yè)巨頭主導(dǎo)的產(chǎn)業(yè)發(fā)展規(guī)劃，驅(qū)動(dòng)和促使整個(gè)產(chǎn)業(yè)上下游鏈條各環(huán)節(jié)所有企業(yè)按照同樣的節(jié)奏去發(fā)展協(xié)同，每個(gè)環(huán)節(jié)既不要太快、也不要太慢。某種程度上，摩爾定理協(xié)調(diào)了整個(gè)集成電路產(chǎn)業(yè)的發(fā)展節(jié)奏，可以說(shuō)是半導(dǎo)體產(chǎn)業(yè)的“五十年規(guī)劃”。

但集成電路產(chǎn)業(yè)經(jīng)過五十多年的發(fā)展，摩爾定理已經(jīng)式微，雖然先進(jìn)工藝仍在幾乎沿著摩爾定理的規(guī)劃持續(xù)進(jìn)步，但其技術(shù)復(fù)雜度越來(lái)越難，實(shí)現(xiàn)成本也越來(lái)越高，能夠承擔(dān)高昂研發(fā)和制造成本的芯片產(chǎn)品越來(lái)越少。

目前主要是對(duì)性能提升非常敏感的手機(jī)CPU、平板CPU、個(gè)人電腦CPU、GPU等，或者是對(duì)算力需求持續(xù)提升的場(chǎng)景如各種AI芯片、礦機(jī)芯片等，在這些場(chǎng)景里面，先進(jìn)工藝帶來(lái)的芯片性能提升仍然足以抵消芯片研發(fā)成本的大幅增加。

但是越來(lái)越多的應(yīng)用場(chǎng)景、越來(lái)越多的芯片種類，在達(dá)到性能的閾值點(diǎn)后，持續(xù)提升集成度已經(jīng)意義不大。采用先進(jìn)工藝，一次性研發(fā)和生產(chǎn)投入負(fù)擔(dān)太重，反而采用成熟工藝如28nm、40nm、55nm等，甚至是8寸工藝，性價(jià)比會(huì)更高，比如TWS耳機(jī)芯片、手表芯片，各種車載芯片、各種家電芯片，物聯(lián)網(wǎng)芯片等。

另外，由于先進(jìn)工藝研發(fā)和制造成本的快速增加，通過芯片制造提升芯片性能/集成度的代價(jià)上升太快，投入產(chǎn)出比越來(lái)越小，但需求端仍有持續(xù)提升性能/集成度的要求。

在這個(gè)矛盾下，也迫使產(chǎn)業(yè)界另辟蹊徑，開始思考通過其它的技術(shù)方式，如封裝技術(shù)提升芯片性能/集成度，chiplet技術(shù)也因此開始快速推進(jìn)應(yīng)用。通過chiplet技術(shù)，使用10nm工藝制造出來(lái)的芯片，完全也可以達(dá)到7nm芯片的集成度，但是研發(fā)投入和一次性生產(chǎn)投入則比7nm芯片的投入要少的多。

0 2
3nm芯片，已經(jīng)接近工藝極限

@溫戈 AMD*數(shù)字芯片設(shè)計(jì)工程師

要說(shuō)芯片制程命名，那肯定是臺(tái)積電玩的最溜。

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上圖就是英特爾14nm和臺(tái)積電10nm的晶體管柵格寬度對(duì)比，事實(shí)上并沒有差太多。

5nm、3nm工藝中的nm，指的是晶體管導(dǎo)電溝道的長(zhǎng)度，通常也認(rèn)為是晶體管的柵極寬度。

在整個(gè)芯片電路中，晶體管的柵極是最窄的線條。如果柵極寬度為3nm，則將其稱為3nm工藝制程。

目前的3nm工藝下，基本已經(jīng)接進(jìn)工藝極限。在FinFET晶體管時(shí)代，即22nm以下，工藝制程已經(jīng)不是真正的溝道長(zhǎng)度，而是根據(jù)晶體管密度和芯片面積算出的等效工藝制程。

就硅基芯片來(lái)看，制程是沒辦法一直小下去的，在制程達(dá)到7nm以下之后，短溝道效應(yīng)和量子遂穿效應(yīng)會(huì)越來(lái)越明顯，這將對(duì)工藝帶來(lái)極大的挑戰(zhàn)。另外硅原子的直徑在0.117nm左右，1nm的溝道長(zhǎng)度也就不到9個(gè)原子的寬度，從物理層面來(lái)講，這是很難實(shí)現(xiàn)的。

在5nm及以下，制程更小的芯片投入產(chǎn)出比越來(lái)越低，非常不合理。如果不是寡頭通吃，那么臺(tái)積電一定是虧損的。

@喬通南京大學(xué)物理學(xué)博士

隨著半導(dǎo)體工藝技術(shù)的進(jìn)步，芯片的尺寸越來(lái)越小，已經(jīng)進(jìn)入10nm以下時(shí)代。

原本芯片的納米數(shù)指的是晶體管柵極的長(zhǎng)度，代表芯片制造工藝的水平，但目前最先進(jìn)的5nm、3nm只是工藝代號(hào)，已經(jīng)不再是柵極的物理長(zhǎng)度了。

因?yàn)殡S著柵極尺寸的縮小，柵極控制電流的能力下降，漏電加劇從而導(dǎo)致芯片失效。除此之外，尺寸縮小到一定程度更是會(huì)出現(xiàn)量子效應(yīng)，這也是制約芯片無(wú)限制縮小下去的原因。

但是采用了更先進(jìn)制程工藝的芯片性能更強(qiáng)、功耗更低，所以科技巨頭比如華為、蘋果等都在孜孜不倦地追求更小尺寸的芯片。

目前芯片的縮小化存在兩大難題：一是制造工藝愈發(fā)復(fù)雜化，二是成本越來(lái)越高。芯片尺寸的縮小導(dǎo)致工藝步驟大大增加，成本也持續(xù)上升，所以負(fù)擔(dān)得起的公司也越來(lái)越少。

隨著5G、AI、智能電動(dòng)汽車等產(chǎn)業(yè)的蓬勃發(fā)展，產(chǎn)業(yè)界對(duì)先進(jìn)制程工藝芯片的需求也在持續(xù)提高，預(yù)計(jì)未來(lái)越來(lái)越多的公司會(huì)平衡芯片尺寸與芯片成本，選擇適合自己的工藝。

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0 3
未來(lái)應(yīng)用場(chǎng)景：AI、挖礦、自動(dòng)駕駛

@盧小保中科創(chuàng)星董事總經(jīng)理

先進(jìn)制程如7nm、5nm工藝目前主要應(yīng)用的驅(qū)動(dòng)力是在手機(jī)CPU、平板電腦CPU、個(gè)人電腦或服務(wù)器CPU、GPU芯片、各種AI芯片，還有FPGA芯片，包括一部分虛擬貨幣礦機(jī)芯片等，主要是追求更高的數(shù)據(jù)處理能力，或者說(shuō)是芯片更高集成度的應(yīng)用場(chǎng)景上。

其中典型的消費(fèi)類應(yīng)用主要是手機(jī)、平板電腦、PC等。

其它消費(fèi)類應(yīng)用如TWS耳機(jī)、手表、手環(huán)等數(shù)碼產(chǎn)品的CPU芯片，基本上以28nm、22nm為主流工藝平臺(tái)進(jìn)行生產(chǎn)，相關(guān)產(chǎn)品應(yīng)用到的其它芯片如通信、存儲(chǔ)、傳感器、電源等，則以28nm、40nm、65nm等各種成熟工藝，甚至傳感器、電源應(yīng)用的都是8寸工藝。

@溫戈 AMD*數(shù)字芯片設(shè)計(jì)工程師

以目前的情況來(lái)看，制程的提升會(huì)帶來(lái)更高的性能，未來(lái)AI和自動(dòng)駕駛等場(chǎng)景可能會(huì)受益。在手機(jī)端，可以說(shuō)并出現(xiàn)新的應(yīng)用場(chǎng)景，甚至當(dāng)前的處理器性能對(duì)手機(jī)來(lái)說(shuō)已經(jīng)是過剩的。

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